La prossima sfida fra Intel e AMD avverrà sulla nuova generazione delle attuali CPU a 32 bit: Willamette per Intel e Thunderbird per AMD. In questo articolo vedremo un po ‘ più nei dettagli il futuro processore di Intel atteso sul mercato per questo autunno.
Con Willamette Intel sembra pronta a sfoderare tutte le armi in suo possesso promettendo campagne di marketing senza precedenti. E dovrà farlo se vorrà cancellare un recente passato costellato di piccoli fallimenti, molti ritardi, diversi bug e tante ma tante concessioni alla sua diretta avversaria.
Con Willamette Intel inaugura la sua settima generazione di processori, essendo l’attuale architettura di Pentium II e Pentium III assimilabile ad un’unica generazione facente capo al Pentium Pro. Probabilmente con Willamette Intel potrebbe anche chiudere il discorso IA-32 per focalizzarsi, fra qualche anno, unicamente sull’evoluzione di Merced e dell’architettura a 64 bit.
Willamette uscirà in tre modelli a diversa frequenza: con una certa sicurezza si sa che i primi due gireranno con clock di 1,4 GHz e 1,3 GHz.
La produzione in volumi avverrà solo a fine anno, quindi Intel conta di raggiungere il grosso del mercato nel primo trimestre del 2001, periodo in cui dovrebbero essere rilasciati modelli a frequenza più elevata, da 1,5 GHz in su.
I Pentium III Coppermine però non moriranno ancora: Intel prevede infatti di allungare ancora un po ‘ la vita di questa linea di CPU portandola, probabilmente, a riempire la lacuna di frequenze lasciata da Willamette: da 1 fino a 1,2 GHz. Questa scelta naturalmente è giustificata dal fatto che l’architettura dei Pentium III attualmente ha un costo molto basso, mentre i Willamette manterranno, fino alla prima metà del prossimo anno, costi molto elevati.
Willamette utilizza lo stesso processo produttivo da 0,18 micron degli attuali Pentium III Coppermine, ma la sua architettura, come si è detto, sarà totalmente nuova. Per il calcolo degli interi questa nuova CPU si appoggia a due ALU (Arithmetic Logic Unit) che lavorano a frequenza doppia rispetto al resto del sistema: questo permette di ridurre il numero di transistor rispetto all’utilizzo di 4 ALU a fronte di un aumento della latenza di esecuzione, data anche da pipeline molto profonde.
Una pipeline può essere paragonata ad un’autostrada dove al posto delle automobili abbiamo tante belle istruzioni in coda che passano attraverso un certo numero di caselli. Ogni casello svolge una diversa funzione, che va dal caricamento del codice alla sua memorizzazione come risultato. Questi caselli sono detti “stadi” e possono essere scissi in ulteriori sottolivelli spesso per permettere frequenze di clock più elevate: è il caso di Willamette.
Un numero così elevato di stadi richiede una branch unit, ovvero un’unità addetta alla previsione dei salti, molto affidabile: nel caso infatti l’esecuzione speculativa fallisse la pipeline dovrebbe essere svuotata e riempita da capo con le giuste istruzioni. Se questo avvenisse con una certa frequenza le prestazioni della CPU subirebbero un drastico calo.
L’unità addetta alla predizione dei salti è in grado di predire con una certa sicurezza a quale locazione porterà il salto nel codice del programma in elaborazione: in questo modo il processore può cominciare a caricare le istruzioni a partire dall’indirizzo previsto e può addirittura iniziarne l’esecuzione (esecuzione speculativa). Perché la previsione dei salti sia efficiente i processori che l’adottano devono avere un buffer dove tenere una sorta di history di tutti i salti effettuati e magari anche dei ritorni: nel Willamette questo buffer è stato ulteriormente potenziato rispetto al Pentium III (altri 4 KB).
Rispetto al Thunderbird di AMD, che si basa sull’architettura dell’Athlon, Willamette avrà qualche problema in più nell’elaborare codice non ottimizzato, soprattutto se a 16 bit. Non a caso Intel propone già da tempo agli sviluppatori un proprio compilatore ottimizzato per Willamette. Tanto per fare un esempio, se si facesse girare Windows 98 su di un processore Willamette, in seguito ad un codice a 32 bit non ottimizzato e a larghe parti di codice a 16 bit, questo fornirebbe prestazioni forse peggiori di quelle fornite da un Pentium III attuale.
Willamette potrà contare su 144 nuove istruzioni, le SSE 2, che gli permetteranno di effettuare calcoli SIMD in virgola mobile a doppia precisione. Un nuovo set di istruzioni MMX consente poi di elaborare i dati a blocchi di 128 bit velocizzando ad esempio la grafica 3D od offrendo supporto agli algoritmi di crittografia.
Grazie alle nuove istruzioni SSE 2 Willamette è in grado di eseguire fino a 16 istruzioni intere e due in virgola mobile, una capacità che lo pone in posizione di superiorità nei confronti dell’unità AltiVec dei processori PowerPC.
Altra novità di Willamette è data dalla cosiddetta Execution Trace Cache: questa è in pratica un’unità di caching che si affianca a quelle di dati e istruzioni e che permette di conservare le ultime istruzioni eseguite in forma già decodificata. Questo evita al processore, nel caso debba rieseguire la stessa serie di istruzioni, di doverle riscomporre in operazioni elementari. L’efficacia di un tale buffer, la cui implementazione richiede fra l’altro un gran numero di transistor, si nota soprattutto in alcuni benchmark, come il ben noto MIPS.
Il bus di sistema di Willamette sarà a 64 bit e 100 MHz ma potrà operare anche a fronte quadruplo generando un’ampiezza di banda pari a 3,2 GB.
La potenza dissipata da questo “mostro” non è ancora nota, ma sembra che oscillerà fra i 60 e gli 80 watt: prepariamoci a dotarci di alimentatori da 300 watt e aria condizionata.
Intel ha già in caldo anche i chipset per Willamette: Tehama e Colusa.
Il primo sarà dedicato primariamente alla fascia desktop, mentre l’altro affiancherà Foster, ovvero la famiglia di CPU Willamette dedicata ai server. Entrambi i chipset adotteranno esclusivamente memoria Rambus e non saranno quindi compatibili con SDRAM e DDR DRAM.
Intel ha annunciato anche Northwood, il nome in codice di quella che nel 2001 rappresenterà la nuova generazione di CPU mobile da 0,13 micron con architettura Willamette a 32 bit.
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14 mag 2000